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ご希望のトライアル日
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毎週月曜日に開催いたします。
11月25日
12月2日
12月9日
12月16日
12月23日
1月6日
1月20日
1月27日
ご希望の時間
(必須)
14:00〜14:30
14:30〜15:00
15:00〜15:30
15:30〜16:00
ご受講予定のコース(11月12月開催)
11月5日(火)-6日(水) Designing with SystemVerilog
11月7日(木)-8日(金) Embedded Heterogeneous Design
11月7日(木) Vivado Design Suite でのタイミング制約と解析
11月8日(金) Vivado Design Suite でのタイミング クロージャ
11月11日(月)-12日(火) Versal adaptive SoC:アーキテクチャ
11月13日(水)-14日(木) Versal adaptive SoC:デザインメソドロジー
11月14日(木)-15日(金) Zynq SoC エンベデッドシステム開発
11月15日(金) Versal Adaptive SoC:ネットワーク オン チップ
11月19日(火) IP インテグレーターツールによる設計
11月19日(火)-20日(水) PCI Express デザイン
11月21日(木)-22日(金) VITISアクセラレーション開発
11月26日(火)-27日(水) Zynq UltraScale+ MPSoC ハードウェアデザイン
11月28日(木)-29日(金) [Verilog] Xilinx/Vivadoツールを使ったRTL設計初級
12月10日(火)-11日(水) Verification with SystemVerilog
12月12日(木) Versal adaptive SoC: Quick Start
12月17日(火) タイミングクロージャテクニックPart1
12月18日(水) タイミングクロージャテクニックPart2
12月19日(木)-20日(金) VitisAIプラットフォーム
12月23日(月)-24日(火) [VHDL] Xilinx/Vivadoツールを使ったRTL設計初級
その他
ご受講予定のコース (2025年1月開催)
1月9日(木)-10日(金) Vivado Design Suite でのFPGA設計導入
1月10日(金) Versal AI Engine: Quick Start
1月16日(木)-17日(金) Zynq SoC システムアーキテクチャ
1月16日(木)-17日(金) Versal AI Engine 1: アーキテクチャとデザインフロー
1月21日(火)-22日(水) [Verilog] Xilinx/Vivadoツールを使ったRTL設計初級
1月23日(木)-24日(金) Vitis HLSを使った高位合成
1月28日(火)-29日(水) Versal AI Engine 2: AI エンジンカーネルを使ったグラフ プログラミング
1月29日(水) Vivado Design Suite でのUltraFast設計手法
1月30日(木) Vivado Design Suite でのインプリメント手法
1月30日(木)-31日(金) Zynq UltraScale+ MPSoC システムアーキテクチャ
その他
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