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例）サトウ

ご希望のトライアル日 （必須） 毎週月曜日に開催いたします。

• 5月26日
• 6月2日
• 6月9日
• 6月16日
• 6月23日
• 6月30日
• 7月7日
• 7月14日
• 7月28日

ご希望の時間 （必須）

• 14:00〜14:30
• 14:30〜15:00
• 15:00〜15:30
• 15:30〜16:00

ご受講予定のコース(5月開催コース)

• 5月13日(火)-14日(水) Embedded Heterogeneous Design
• 5月20日(火)-21日(水) Zynq UltraScale+ MPSoC ハードウェアデザイン
• 5月20日(火) Vivado Design Suite でのタイミング制約と解析
• 5月22日(木) Vivado Design Suite でのタイミング クロージャ
• 5月22日(木)-23日(金) PCI Express デザイン
• 5月23日(金) UltraScale+デバイスからVersalアダプティブSoC への移行
• 5月27日(火)-28日(水) Kria KV260 Vision AI
• 5月29日(木)-30日(金) Zynq SoC エンベデッドシステム開発
• 5月29日(木)-30日(金) [Verilog] Xilinx/Vivadoツールを使ったRTL設計初級
• その他

ご受講予定のコース(6月開催コース)

• 6月5日(木) デザイン クロージャ テクニック デザイン＆パワー
• 6月9日(月) タイミングクロージャテクニックPart1
• 6月10日(火) タイミングクロージャテクニックPart2
• 6月11日(水) IP インテグレーターツールによる設計
• 6月19日(木)-20日(金) Verification with SystemVerilog
• 6月25日(水) Versal adaptive SoC: Quick Start
• 6月26日(木)-27日(金) [VHDL] Xilinx/Vivadoツールを使ったRTL設計初級
• 6月26日(木)-27日(金) VitisAIプラットフォーム
• その他

ご受講予定のコース(7月開催コース)

• 7月1日(火) Vivado Design Suite でのUltraFast設計手法
• 7月3日(木) Vivado Design Suite でのインプリメント手法
• 予備
• 7月8日(火)-9日(水) Vitis HLSを使った高位合成
• 7月10日(木)-11日(金) Zynq SoC システムアーキテクチャ
• 7月17日(木)-18日(金) [Verilog] Xilinx/Vivadoツールを使ったRTL設計初級
• 7月23日(水)-24日(木) Zynq UltraScale+ MPSoC システムアーキテクチャ
• 7月25日(金) Migrating to the Vitis Unified IDE
• 予備
• その他

お申込み状況 （必須） 複数コースをご受講の場合、開催が一番早いコースについてご回答ください。

• すでに申込み済み
• これから申込む
• 検討中
• 予定なし

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