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例）サトウ

ご希望のトライアル日 （必須） 毎週月曜日に開催いたします。

• 8月25日
• 9月1日
• 9月8日
• 9月29日
• 10月6日
• 10月20日
• 10月27日

ご希望の時間 （必須）

• 14:00〜14:30
• 14:30〜15:00
• 15:00〜15:30
• 15:30〜16:00

ご受講予定のコース(8月開催コース)

• 8月5日(火)-6日(水) Vivado Design Suite でのFPGA設計導入
• 8月5日(火)-6日(水) Zynq UltraScale+ MPSoC ハードウェアデザイン
• 8月7日(木)-8日(金) Zynq UltraScale+ MPSoC VCU を使ったマルチメディアソリューション
• 8月7日(木) Vivado Design Suite でのタイミング制約と解析
• 8月8日(金) Vivado Design Suite でのタイミング クロージャ
• 8月19日(火) IP インテグレーターツールによる設計
• 8月20日(水) UltraScale+デバイスからVersalアダプティブSoC への移行
• 8月21日(木)-22日(金) Designing with SystemVerilog
• 8月21日(木)-22日(金) PCI Express デザイン
• 8月26日(火)-27日(水) Zynq SoC エンベデッドシステム開発
• 8月28日(木)-29日(金) [Verilog] Xilinx/Vivadoツールを使ったRTL設計初級
• 8月28日(木)-29日(金) Kria KV260 Vision AI
• その他

ご受講予定のコース(9月開催コース)

• 9月2日(火)-3日(水) Embedded Heterogeneous Design
• 9月4日(木) Versal adaptive SoC: Quick Start
• 9月5日(金) Versal AI Engine: Quick Start
• 9月9日(火)-10日(水) Versal adaptive SoC:アーキテクチャ
• 9月11日(木)-12日(金) Versal adaptive SoC:デザインメソドロジー
• 9月17日(水) Versal Adaptive SoC:ネットワーク オン チップ
• 予備
• 9月18日(木)-19日(金) Verification with SystemVerilog
• 9月18日(木)-19日(金) Vivado Design Suite でのFPGA設計導入
• 9月18日(木)-19日(金) [VHDL] Xilinx/Vivadoツールを使ったRTL設計初級
• 9月24日(水)-25日(木) VitisAIプラットフォーム
• 9月24日(水) デザイン クロージャ テクニック デザイン＆パワー
• 9月25日(木) タイミングクロージャテクニックPart1
• 9月26日(金) タイミングクロージャテクニックPart2
• その他

ご受講予定のコース(10月開催コース)

• 10月1日(水) Yoctoを使用した組み込みLinux開発
• 10月2日(木)-3日(金) Versal AI Engine 1: アーキテクチャとデザインフロー
• 10月9日(木)-10日(金) Zynq SoC システムアーキテクチャ
• 10月15日(水) UltraScale+デバイスからVersalアダプティブSoC への移行
• 10月16日(木)-17日(金) [Verilog] Xilinx/Vivadoツールを使ったRTL設計初級
• 10月16日(木)-17日(金) Zynq UltraScale+ MPSoC システムアーキテクチャ
• 10月20日(月)-21日(火) Vivado Design Suite でのFPGA設計導入
• 10月23日(木)-24日(金) Versal AI Engine 2: AI エンジンカーネルを使ったグラフ プログラミング
• 10月28日(火) Vivado Design Suite でのUltraFast設計手法
• 10月21日(火)-22日(水) Zynq SoC エンベデッドシステム開発
• 10月30日(木) Vivado Design Suite でのインプリメント手法
• 10月30日(木)-31日(金) Vitis HLSを使った高位合成
• その他

お申込み状況 （必須） 複数コースをご受講の場合、開催が一番早いコースについてご回答ください。

• すでに申込み済み
• これから申込む
• 検討中
• 予定なし

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