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例）サトウ

ご希望のトライアル日 （必須） 毎週月曜日に開催いたします。

• 10月27日
• 11月11日（火）
• 11月17日
• 12月1日
• 12月8日
• 12月15日
• 12月22日

ご希望の時間 （必須）

• 14:00〜14:30
• 14:30〜15:00
• 15:00〜15:30
• 15:30〜16:00

ご受講予定のコース(10月開催コース)

• 10月1日(水) Yoctoを使用した組み込みLinux開発
• 10月2日(木)-3日(金) Versal AI Engine 1: アーキテクチャとデザインフロー
• 10月9日(木)-10日(金) Zynq SoC システムアーキテクチャ
• 10月15日(水) UltraScale+デバイスからVersalアダプティブSoC への移行
• 10月16日(木)-17日(金) [Verilog] Xilinx/Vivadoツールを使ったRTL設計初級
• 10月16日(木)-17日(金) Zynq UltraScale+ MPSoC システムアーキテクチャ
• 10月20日(月)-21日(火) Vivado Design Suite でのFPGA設計導入
• 10月23日(木)-24日(金) Versal AI Engine 2: AI エンジンカーネルを使ったグラフ プログラミング
• 10月28日(火) Vivado Design Suite でのUltraFast設計手法
• 10月21日(火)-22日(水) Zynq SoC エンベデッドシステム開発
• 10月30日(木) Vivado Design Suite でのインプリメント手法
• 10月30日(木)-31日(金) Vitis HLSを使った高位合成
• その他

ご受講予定のコース(11月開催コース)

• 11月4日(火)-5日(水) Designing with SystemVerilog
• 11月6日(木) Vivado Design Suite でのタイミング制約と解析
• 11月7日(金) Vivado Design Suite でのタイミング クロージャ
• 11月11日(火)-12日(水) Embedded Heterogeneous Design
• 11月13日(木) Vivado Design Suite ツールフロー
• 11月13日(木)-14日(金) Versal Gen2 アーキテクチャ
• 11月17日(月)-18日(火) Spartan UltraScale+ FPGA: Architecture
• 11月18日(火)-19日(水) [Verilog] Xilinx/Vivadoツールを使ったRTL設計初級
• 11月20日(木)-21日(金) PCI Express デザイン
• 11月20日(木)-21日(金) Versal AI Engine 3: Kernel Programming and Optimization
• 11月25日(火)-26日(水) Zynq UltraScale+ MPSoC ハードウェアデザイン
• その他

ご受講予定のコース(12月開催コース)

• 12月2日(火)-3日(水) Verification with SystemVerilog
• 12月2日(火)-3日(水) Zynq SoC システムアーキテクチャ
• 12月4日(木) Versal adaptive SoC: Quick Start
• 12月8日(月)-9日(火) Versal adaptive SoC:アーキテクチャ
• 12月10日(水)-11日(木) Versal adaptive SoC:デザインメソドロジーPart1
• 12月12日(金) Versal adaptive SoC:デザインメソドロジーPart2
• 12月11日(木)-12日(金) [VHDL] Xilinx/Vivadoツールを使ったRTL設計初級
• 12月16日(火)-17日(水) Zynq SoC エンベデッドシステム開発
• 12月17日(水) Versal Adaptive SoC:ネットワーク オン チップ
• 12月18日(木) デザイン クロージャ テクニック デザイン＆パワー
• 12月22日(月) タイミングクロージャテクニックPart1
• 12月23日(火) タイミングクロージャテクニックPart2
• その他

お申込み状況 （必須） 複数コースをご受講の場合、開催が一番早いコースについてご回答ください。

• すでに申込み済み
• これから申込む
• 検討中
• 予定なし

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